随着数据传输速率的提升,相关标准也变得越加严苛。PCI-Express 标准亦呈现了此趋势,从 PCIe Gen3.1 的抖动要求为 1.0ps RMS 开始,到 PCIe Gen4.0 时,其抖动要求已降为 0.5ps RMS。因此,Silicon Labs(亦称芯科科技)最新推出的Si522xx 系列频率产生器和 Si532xx 缓冲器旨在满足并超越PCIe Gen 4.0 标准要求,以协助开发人员设计出市场前沿的产品,占得先机。
本篇技术应用文章主要讨论在时域中量测 PCIe Gen 4.0 时所发生的问题及因应之道。遵循应用说明中建议的方法执行将可获得准确的时域结果。本应用的原理可应用于大多数频率式时序解决方案的时域抖动量测,包括 PCIe Gen1/2/3 量测。
时钟抖动测量三大关键点:
Silicon Labs PCIe 频率抖动工具是一款易于使用的 PCIe 抖动量测软件。
在进行以时间为基础的抖动量测时,即使是最好的示波器也会产生一些噪声。
您可使用以相位噪声为基础的量测来对时域抖动量测进行相关校正。
简介
相较于先前的 Gen 3.1 所要求的 1.0 ps rms ,PCIe Gen 4.0 对于时间抖动的要求是更具挑战性的0.5 ps rms。这种严格的抖动要求需同时提升 PCIe 频率源效能并减少测试设备的抖动量。您可能无法改善测试设备,而在这种情况下,即须确定示波器的抖动,然后从数学方法上着手,进而产生校正和准确的待测装置 (DUT) 量测值。截至撰写本文时,即使是最佳质量的示波器也会为量测结果加入过多的抖动。因此,本应用说明中将介绍第二种方法,即确定示波器抖动并从量测结果中扣除,以尽可能得到准确值。
由于量测过程中存在必须扣除的输入放大器噪声及 A/D 频率量化噪声,所以示波器将会引入噪声误差。必须牢记的是,量化噪声会受到输入压摆率的影响,需依每个输入压摆率来分析示波器噪声的特性,例如在分析具有不同效能的 DUT 时。此外,还须完全优化示波器设定。最后,硬件也必须完全优化,其包括印刷电路板、布局、终端方法、电缆长度比对和电源噪声滤波等。
我们所建议的最佳方法,首先是使用相位噪声分析仪 PNA 来量测 DUT。在范例中,我们将使用 Keysight E5052。由于 PNA 不会锁定具有大型调变的讯号,因此必须关闭DUT 展频功能。然后透过高速/低噪声数字储存示波器 (DSO) 量测 DUT 时域抖动。在范例中,我们将使用 Agilent DSA90804,同时亦关闭展频。从这些结果中,再使用减去方形的路径计算出示波器抖动。最后,在展频开启的情况下量测 DUT 的时域抖动,并使用 RSS 减法方法再次计算最终的 DUT 抖动。
PCIe 时钟时序方案、抖动量测和校正方法
PCIe 具有两种不同的时钟架构,基本上是共享时钟或独立时钟方案。第一种称为共享时钟架构,其中发送侧和接收侧会共享相同的时脉(请参阅图 2.1 共享时钟架构) 。第二个时钟架构涉及两个独立的时钟,称为「没有展频的独立 RefClk」(SRNS) 或「具有独立展频时钟的独立 RefClk」(SRIS),其中发送侧和接收侧将使用单独的参考时钟(请参阅图 2.2 SRNS/SRIS 时钟架构)。
图 2.1. 共享时钟架构 图 2.2. SRNS/SRIS 时钟架构
在时钟和数据重新计时部分,CDR在两种时序架构中均包括低通滤波器功能。CDR 滤波器将追踪低频并提供正确的时钟和数据校准,但如果普遍导致眼图闭合,则高频率将会通过。两者之间的关键区别,在于共享时钟架构中的噪声是发送和接收 PLL BW 差异的函数。而在 SRNS/SRIS 方案中,参考时钟彼此独立,并鉴于其主要抖动为随机发生,则其对系统的组合影响是个别项的和方根,而导致产生较高的整体抖动 – 这时可能需要时钟噪声较低的解决方案。SRNS/SRIS 亦需校正发送侧和接收侧之间时钟准确度的差异,如此能降低延迟效能。SRNS/SRIS 方法的优点在于其不依赖于时钟共享,也因此不依赖于时钟传输,进而简化了设计,例如当接收和发送部分处于实际上不同的位置时。
值得注意的是,由于各种 PCIe H1、H2 和 H3 的要求和定义,共存在 64 种不同的滤波器组合方案。计算这些(甚至单个方案)可能很费力。为了缓解这种情况,Silicon Labs提供了一个 PCIe 时钟抖动工具来大幅简化此任务,并可分析相位噪声量测或时域量测。本应用说明及 PCIe 时钟抖动工具,应运用于正确地量测和确定 PCIe 参考时钟和缓冲区抖动。
量测PCIe 抖动时使用的两种方法是时域和相域,每种方法均各有优缺点,但在组合时可以提供高度准确的结果。相位噪声量测被认为是在量测低噪声时钟源(如晶体式振荡器TCXO 和OCXO)时使用的最准确工具。但缺点是 PCIe 参考时钟相位噪声仅能在关闭展频功能时量测。
而时域示波器的优点,则是不论在关闭或开启展频时均可量测抖动。时域量测的问题是具有相对较高的仪器噪声基准,大约为 -140 至-145 dBc(PNA 为 -170 至 -180 dBc)。在量测低噪声时钟时,此示波器效能会限制抖动准确度。
然而,若先在关闭 SSC 的情况下收集相位噪声数据,然后关闭 SSC 进行时域量测,然后在 SSC 开启的情况下重复时域量测,即可提供高准确度的 PCIe 时钟抖动。之后可透过 PCIE 时钟抖动工具轻松执行收集的数据,最后使用 RSS 减法来校正 DSO 噪声,进而达到准确的抖动量测。
2.1 相位噪声量测
应用特定的相位噪声测试设备具有极低的噪声基准,使其成为量测低相位噪声装置(如晶体式振荡器)的选择。在范例中,我们将使用Keysight E5052B。相位噪声是在一系列偏移上量测,下例为对100.000 MHz PCIe 参考时钟的 100 Hz 至 40 MHz 偏移。在此范例中,相位抖动在 12 kHz 至 20 MHz 之间积分,得到的结果为 242.895 fs。数据可储存为 CSV 档案,然后可使用 Silicon LabsPhase 噪声对抖动计算器 (https://www.silabs.com/tools/pages/phase-noise-jitter-calculator.aspx) 计算出任何积分频带上的未滤波相位抖动或使用 Silicon Labs PCIe 抖动工具 (https://www.silabs.com/products/timing/pci-express-learning-center) 计算出 PCIe滤波相位抖动。应注意的是,PCIe 时钟抖动工具会预期 PNA .csv 档案是从 10 kHz 扩展至 50 MHz,因为这是 PCI-SIG 规定的积分范围。使用者必须确保 .csv 档案中包含此范围,并在必要时进行外推。
图2.3. PCIe 时钟相位噪声图
相位噪声以偏移范围的约 0.2% 增量进行量测。针对这些离散频率区间中的每一个计算相位噪声功率,得到 bin 值。bin 值是仅在没有相位信息的情况下的振幅值,而快速傅立叶变换(FFT,时域量测的平移)将会包含振幅和相位(请参见下图)。应注意的是,仅以相位杂讯为基础的振幅 I A’ - F’ I 的积分会始终大于以等效时域为基础的振幅加相位量测 I A – F I。因此,以相位噪声为基础的抖动测量(仅量测振幅)是量测时钟抖动时使用的保守且合法的方法。
图 2.4. 抖动分析
PCIe 时钟抖动工具可提供所需的抖动值,将适当的PCIe 滤波器应用于以相位噪声为基础的量测。下面是将各种 Gen 4.0 滤波器应用于 Si52204-A01AGM 参考时钟的范例,其中使用了相位噪声量测和Silicon Labs PCIe 时钟抖动工具。PCIe 时钟抖动工具也可以计算应用了 GEN 4.0 滤波器的时域抖动。
2.2 示波器噪声量测和校正
在展频开启的情况下,您需使用数字示波器 (DSO) 来量测 PCIe 参考时钟上的抖动,但是示波器噪声可能达到 -142 dBc 的量级,远高于现今时钟产生器和缓冲器的效能。在停用展频功能的情况下量测 PCIe 参考时钟,即可使用上一节中描述的相位抖动量测来校正 DSO 的噪声。下面的等式用于计算 DSO 的抖动噪声。
JDSO = 平方根(JDSO_展频关闭 2 – J 相位噪声 2)
公式 1。DSO噪声公式
在进行量测后,使用下面的公式来校正开启展频的 PCIe 时钟抖动:
JPCIe 时钟 = 平方根(JDSO_展频开启 2 – JDSO2)
公式 2。PCIe时钟校正公式
应注意的是,DSO 附加噪声由两个因素支配:输入放大器噪声和 A/D 的取样时钟抖动。DSO 的 A/D 取样时钟抖动近似不变;然而,输入放大的噪声依赖于压摆率,因此也取决于设定和 DUT。应用使用 - 负载、终止长度等。- 必须尽可能接近实际使用条件进行复制,且须量测感兴趣的 DUT。如需比较具有各种输出压摆率的装置,则需量测 JDSO_展频关闭,并针对每个压摆率/测试条件计算 JDSO。建议不要将单一 JDSO 值用于各种装置和测试条件。下面的等式并非用于量测或确定 DSO 抖动,而是用于展示 DSO 主导的噪声促成因素。
DSO 抖动 = 平方根(放大器噪声 2(取决于输入压摆率) + A/D 取样时钟抖动 2)
公式 3。主导 DSO 噪声贡献者
2.3 抖动校正范例
以下是校正的 PCIe 时钟抖动量测的范例
第一步是在展频关闭的情况下量测 DUT 的相位噪声,在本例中的结果如图2.3 PCIe时钟相位噪声图中所示。相位噪声结果亦储存为csv 档案,并在使用 PCIe 时钟抖动工具时汇入。图 2.5以相位噪声量测为基础的滤波和未滤波抖动,展频关闭 显示 H1 和 H2 滤波器组合之一的未滤波和 PCIe 滤波的抖动结果,对比于以相位噪声为基础的量测的偏移频率的结果。此滤波器组合已知会根据 DSO 结果产生最坏情况下的 SSon 抖动值。
图 2.5. 以相位噪声量测为基础的滤波和未滤波抖动,展频关闭
然后使用 DSO 量测 DUT,在本例中使用 Keysight DSA90804A。PCIe 时钟抖动工具用于计算 PCIe 滤波的抖动,结果如下图所示。
图 2.6. 以 DSO 量测为基础的滤波和未滤波相位噪声,展频关闭
当选择 4 MHz/2 dB,5 MHz/0.1 dB 滤波器时,以相位噪声为基础的量测结果为0.05 ps rms。
当选择 4 MHz/2 dB,5 MHz/0.1 dB 滤波器时,以 DSO 为基础的量测结果为 0.28 ps rms。
使用下面的公式,确定 DSO 示波器噪声为 0.27 ps rms。
DSO 抖动 = 平方根 (0.282 – 0.052)= 0.27 ps
启用 DUT 展频功能并进行 DSO 量测。下图显示使用 PCIe 时钟抖动工具时滤波和未滤波的相位噪声与频率的关系。
图 2.7. 以 DSO 量测为基础的滤波和未滤波抖动,展频开启
对于 4 MHz/2 dB,5 MHz/0.1 dB 滤波器,以 DSO 量测为基础并启用展频的 DUT PCIe 参考时钟得到的最差情况为 0.39 ps rms。使用相同滤波器组合的 0.27 ps 校正因子和下面公式,将可得到 0.28 ps 的实际 DUT 效能。
正确的 DUT 抖动= 平方根 (0.392 – 0.272) = 0.28 ps
下图显示的范例是使用相同的 4 MHz/2 dB,5 MHz/0.1 dB 滤波器(符合 KeysightDSA90804A DSO 规格),-143 dBc 噪声基准产生0.27 ps rms 的积分抖动。
图 2.8. 滤波和未滤波的 DSO 抖动
此范例显示 390 fs 的未校正 DUT 效能与 280 fs 的校正值。此差异可能导致错误故障,建议在进行 GEN 4.0 量测时使用 DSO 噪声校正。这项相同的校正方法可应用于任何高效能时钟量测。
结论
在以下情况下,将可获得最准确的时域抖动量测结果:
优化硬件配置。
优化测试设备设定。
在展频关闭的情况下量测相位噪声,并根据需要将估计的读数加至 50 MHz 偏移。
在关闭展频的情况下,使用适当的 DUT 压摆率加负载来量测时域抖动。
在开启展频的情况下,使用适当的 DUT 压摆率加负载来量测时域抖动。
由 RSS 减去步骤 3 和 4 的结果,计算出测试设备所产生的噪声。
由 RSS 减去步骤 5 和 6 的结果,计算出 DUT 效能。
如果您对本文件中说明的信息有任何疑问,请联络支持部门:https://www.silabs.com/support。
若要下载 Silicon LabsPCIe 时钟抖动工具,请参阅网站:https://www.silabs.com/products/timing/pci-express-learning-center
您也可以扫描以下维码,关注Silicon Labs社交媒体平台